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【勘误1】 CIC案例中的源代码不全
【勘误2】 在《FPGA至简原理与应用_3.3》中，表1.3 -9 补码表示运算结果中，1-（-1）的结果应该是3'b010
【勘误3】 在《FPGA至简原理与应用_3.3》P67页中，选择语句中：data[15-cnt -:8]<= din，描述和图中不应该出现“锁存器”。该语法是不会生成锁存器的。
【勘误4】在《FPGA至简原理与应用_3.3》P58页，左移操作例子，reg的定义应该为reg[1:0] cnt；cnt的范围应该是0~3。
【勘误5】在《FPGA至简原理与应用_3.3》P603页，表11-3未显示。其表的内容如下：
【勘误6】在《FPGA至简原理与应用_3.3》P606页，
【勘误7】FIR滤波器书上代码有错误。请以下面这个工程为准。
工程网址：http://www.mdy-edu.com/plus/view.php?aid=1342【勘误8】84页最顶上，100KHz 的正弦信号，每个时钟 addr 增加：128/250 = 0.256，这个地方，应该是128/500=0.256
问题解答
【问题1】DAC里面 幅值转换的 公式是怎么来的啊
DAC_DA的位宽是8位，可以表示0~255。所以代入公式，当DAC_DA值为0时，刚好算出0.48V，当DAC_DA值为255时，刚好算出2.2V。可以代入数去检查。
【问题2】VGA显示图片案例，为什么使用RGB332格式，而不是更常用的RGB565格式？
答：该案例起源于MP603开发板，该开发板使用的FPGA芯片，其内部RAM资源比较小，不足于保存RGB565数据，所以定为RGB332格式。
接下来再应用到MP801和MP802开发板，为了保持统一，仍然为RGB332格式。这是不影响教学使用的。
【问题3】在MDY的产生flag代码中，由0变1条件时，通常都会加上flag==0，是否可以去除？如下面代码。
答：从逻辑功能角度上看，不加上flag==0这个语句，是可以实现相同功能的。但MDY仍坚持要把这个加上。原因是至简设计思维是确认一个“变化点”的条件，满足变化点就从0变1，在大部分场合，
加上flag==0才是一个“变化点”，如果不加上，则是一个“变为1”的时间段。
【问题4】问：MDY的波形图规则中提到：在上升沿前面的值，就是读到的值。但下图的MODELSIM图中，为什么不符合此规则。例如end_cnt按规则应该为1，但为什么是0？
上面MODELSIM图中的一个问题点是，此时看的是“上升沿时”的值，没有说明是上升沿前，还是上升沿后。在理想波形下，“上升沿时”的值，这本来就是不知道是多少的，没有任何依据，所以此时的值不能做参考，没有意义。
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