【教程】generate语法

  发布时间:2023-10-03  |    作者:yi jin yun  |  浏览量:673
generate对于写出精简的VERILOG、参数化的VERILGO非常有帮助,可以了解一下


 generate的使用.pdf (878.06 KB, 下载次数: 55)


【问题1】这个题目麻烦看一下是否是有问题,按照这种写法,dout岂不是只能输出0或1?

代码中没有add_tmp的定义,红色圈出的部分,不是只取了add_tmp的其中1位么,1位数据的话,不就只能是0或1吗?

解答:add_tmp定义为二维数组,所以不是只有1和0。例如,reg[3:0] add_tmp[1:0]时,add_tmp[0]是有有4位的。


温馨提示:明德扬2023推出了全新课程——逻辑设计基本功修炼课,降低学习FPGA门槛的同时,增加了学习的趣味性,并组织了考试赢积分活动

http://www.mdy-edu.com/ffkc/415.html

(点击→了解课程详情☝)感兴趣请联系易老师:13112063618(微信同步)

明德扬除了培训学习还有项目承接业务,擅长的项目主要包括的方向有以下几个方面:

1. MIPI视频拼接
     2. SLVS-EC转MIPI接口(IMX472 IMX492)
     3. PCIE采集系统
     4. 图像项目
     5. 高速多通道ADDA系统
     6. 基于FPGA板卡研发
     7. 多通道高灵敏电荷放大器
     8. 射频前端

需要了解相关信息可以联系:易老师13112063618(微信同号)



本文TAG:

Copyright © 2012-2023 版权所有:深圳明德扬科技教育有限公司