【教程】generate语法

  发布时间:2023-10-03  |    作者:yi jin yun  |  浏览量:355
generate对于写出精简的VERILOG、参数化的VERILGO非常有帮助,可以了解一下


 generate的使用.pdf (878.06 KB, 下载次数: 55)


【问题1】这个题目麻烦看一下是否是有问题,按照这种写法,dout岂不是只能输出0或1?

代码中没有add_tmp的定义,红色圈出的部分,不是只取了add_tmp的其中1位么,1位数据的话,不就只能是0或1吗?

解答:add_tmp定义为二维数组,所以不是只有1和0。例如,reg[3:0] add_tmp[1:0]时,add_tmp[0]是有有4位的。


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