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明德扬详细图文解说PLL的使用过程

发布时间:2022-02-16   作者:lishuangshun 浏览量:

PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时钟信号,使高频器件正常工作,如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因,做不到很高的频率,而在需要高频应用时,由相应的器件VCO,实现转成高频,但并不稳定,故利用锁相环路就可以实现稳定且高频的时钟信号。

 

一、PLL作用:用于生成我们设计所需要的时钟频率

1、将输入的时钟进行倍频和分频,并且其相位偏移、占空比等和等都可以控制。

2、倍频只能通过PLL来实现。l

3、当FPGA有PLL时,建议用PLL生成所需要的时钟频率。不建议通过计数器分频等来实现。

 

二、要求:无需深究其运行机理,主要会用,在quartusII里面可以直接生成。

 

过程如下步骤:

 

1. 打开IP核管理工具

A、打开quartus软件

B、Tools -> MegaWizard,弹出如下界面

C、默认选择生成新的IP文件,选next。弹出如下窗口。

D、按图上选择ALTPLL,并且在右边起个文件名。然后点Next就可以开始设置参数了。

 

2. 设置IP参数

 

上图中,主要是设置输入的时钟频率,例如明德扬开发板输入时钟是固定的50MHz,因此此时可填写50。其他默认,按next。


 

上图1中,关注是否要有复位信号。如果项目需要复位,则勾选,不需要则不勾选。

 

上图2中,问是否要有locked指示信号。该信号为1,表示时钟输出稳定可用。可根据需要勾选。


设置c0的输出频率。PLL的每个频率都有一个预scale系数(N)和一个乘法系数(M),范围从1到32。其输出公式为:输出时钟频率=输入时钟频率*(M/N)输出的时钟频率只能由上述公式产生,如果产生不了,则会提示报错。如下图。

 

 

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