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明德扬视频点拨课之FPGA知识大串联(一页PPT串联知识点)

发布时间:2022-02-11   作者:lishuangshun 浏览量:

上一次的视频课我们介绍完学习FPGA的误区,讲完这个误区后,这次的重点是FPGA知识大串联。

 

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大家看一下这个FPGA电路结构,FPGA的所有电路结构就是这样子的一种形式。我们用verilog代码综合出来后的结果也是这种形式:一个组合逻辑加一个D触发器,构成了一个功能的电路。那么,每一个这样的电路组合起来就达到我们FPGA所实现的功能。大家应该也听说过一句话,verilog代码里面都是并行结构并行执行的。

 

为什么会是并行结构?我们一个always综合出这样一个电路,一个always综合出这样一个电路。假如它们之间有个状态之后,我们看下,如果时钟延同时来,我们的信号全部同时变化,想象一个电路,我们在一个电路里面我们都算通电状态,里面所有的电路都是一起在工作的。没有所谓说这个电路在工作,另一个不在工作的这种情况,所以,时钟上沿来之后,信号又不断游动,这个就是FPGA的基本电路结构,我们一定要非常清楚这个电路结构。这也是我们后面要讲的一个基础知识点。

 

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我们这里用一页的ppt就可以所有知识点串联起来。

 

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我们所有电路是D触发器组合逻辑,D触发器组合逻辑,他们之间D触发之间用个时钟,统一的工作时钟上升沿进行工作。

  

那关于组合逻辑,我们要讲哪些内容呢?带着一系列的问题我们就可以把知识大串联起来。

 

首先,如果说我们想一想组合逻辑有哪些类型?这类型用verilog怎么进行表示;我们用verilog代码怎么写这些组合逻辑?之后组合逻辑的时序是怎么样子的?组合逻辑里面有个很重要概念是竞争和冒险,这是什么情况呢?如果有竞争冒险,我们用什么办法去进行解决它?

 

讲完组合逻辑之后,我们会讲D触发器。首先会讲D触发器的结构,接下来会讲D触发器的时序,它的时序跟组合逻辑有什么不一样,然后时序里面有一个很重要概念,建立和保持时间,如果建立和保持时间不满足话,就会有个亚稳态的情况。什么叫亚稳态?它到底有什么危害?如果知道它有危害,那它什么时候会出现呢?那所以它出现的场景是在哪些场景?好,知道这场景之后我们就要想办法解决它。那亚稳态如何解决?我们到时解决方法分两种情况:一个是单一信号,就是1比特信号;也还有一种是多比特信号。这两种解决方法有什么不一样?

 

讲完了D触发器之后,我们会把组合逻辑和D触发器联合起来。这讲组合逻辑跟D触发器就是一个正确的电路结构,那么有正确也有不正确。当同学们在做设计的时候,经常会犯的一些结构错误,不合理结构有哪些?它们之后组合逻辑D触发器的时序是什么样子的?它跟组合逻辑和D触发器各有什么不一样?接下来我们用verilog去实现这代码。我们在verilog实现做很重要一个描述方法叫行为描述是怎么做的,后续明德扬视频课会细讲一个状态机的设计。

 

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时钟是FPGA的一个基础,那也是一个很重要概念,是FPGA的设计的重点和难点。那么时钟是什么概念?时钟里面有个很重要的SKEW,它对电路有什么影响?之后就是时钟频率。经常有同学会问题,我这个电路能跑一百兆啊,他的那个电路“能跑一百五十兆”就是使用频率。让那它取决什么因素?这就引出我们一个关键路径的概念,什么叫“关键路径”?知道这个概念以后我们怎么解决它?这又推出一个很重要概念“流水线设计”。以上就是我们FPGA的所有知识点。一张图就可以列出来。相关的视频地址:FPGA知识大串讲_点透学习误区_明德扬课程_哔哩哔哩_bilibili

 

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