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FPGA面试题及答案(入门)

发布时间:2019-12-21   作者:fpga王子 浏览量:



1、下面是一些基本的数字电路知识问题,请简要回答之。
  

a)什么是Setup 和Holdup时间?


1 建立时间是指信号到达触发器输入端的时间要早于时钟敏感边沿到达触发器的时间,只有满足保持时间信号才能正确的保存到触发器。

2 保持时间是指时钟边沿到达后数据需要稳定的时间,这是保证数据能够保存到触发器的另一个指标。

b) 什么是竞争与冒险现象?怎样判断?如何消除?

1竞争是指逻辑电路由于电路中延时时间不一致导致信号到达时间不一致叫做竞争。

2 由于竞争在逻辑电路中产生的毛刺叫做冒险。

3直接观察逻辑电路中是否存在互斥项;通过卡诺图观察看是否存在边沿相对的情况。

4 可以增加互补乘积项;在输出端加滤波电容;采用时序逻辑;

c) 请画出用D触发器实现2倍分频的逻辑电路?

D触发器的Q非端与D端相连,时钟连D触发器的时钟端即可。

d) 什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

答:线与逻辑是指两根线直接相连能够实现与的功能。在硬件上需要OC门,如果不采用OC门会导致门电路管电流过大而烧坏逻辑门。

e) 什么是同步逻辑和异步逻辑?

答:同步逻辑是指整个逻辑电路均在同一个时钟下工作,只有在时钟有效时逻辑的变化才会有效,其他时刻的变化不会引起其它器件的逻辑变化。

       异步逻辑则指逻辑电路中可能存在多个时钟信号,或者不存在时钟信号,电路中一个逻辑的变化就可能引起整个电路逻辑的变化。

f)你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?

  ttl,lvttl,cmos,lvcmos,;不可以,ttl不可以驱动cmos,cmos可以驱动ttl;


2、 可编程逻辑器件在现代电子设计中越来越重要,请问:


a)你所知道的可编程逻辑器件有哪些?

PLA,CPLD,FPGA;

b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
  module d8(

           input clk,

          input [7:0] din,

          output [7:0] q,qf;

       );

      reg[7:0] q;

     always @(posedge clk)

        q=qin;

    assign qf=~(q);

endmodule

3、设想你将设计完成一个电子电路方案。请简述用EDA软件(如PROTEL)进行设计(包括原理图和PCB图)到调试出样机的整个过程。在各环节应注意哪些问题?


PCB中导线宽度是否能够支撑电流的要求,是否存在短路或断路?

  
答: 给了reg的setup,hold时间,求中间组合逻辑的delay范围。 Setup/holdtime
是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。时hold time不够,数据同样不能被打入触发器。
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