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FPGA面试题《二》面试笔试解答(14-27)

发布时间:2019-12-21   作者:武哥 浏览量:


第一部分已经公布,具体查看FPGA面试题《一文章



14. flip-flop和latch的区别,rtl中latch是如何产生的 [SIRF  2008]

【解答视频序号:09120001】


15. 多时钟域设计中,如何处理跨时钟域信号? [SIRF  2008]

【解答视频序号:09120002】


16. 锁存器比寄存器省面积,但为什么在IC设计中通常使用寄存器? [SIRF  2008]

【解答视频序号:09120003】


17. 用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)

reg[N-1:0] memory[0:M-1]; 定义FIFO为N位字长容量M

【解答视频序号:09250001】


18. FPGA 的片上RAM 资源,可以在设计中如下哪些应用?

a、Shift Register       b、ROM

c、RAM                     d、FIFO

【解答视频序号:09250002】


19. 下列哪些属于时钟约束

a、set_false_path       b、set_input_path

c、set_max_delay       d、set_multicycle  path

【解答视频序号:09250002】


20. FPGA可以有哪些工艺?

a、SDRAM      b、SRAM    c、EEPOM    b、DDR     e、FLASH

【解答视频序号:09250002】


21. 下列哪些是FPGA片内资源?

a、RAM      b、LUT     c、DSP     d、SDRAM

【解答视频序号:09250002】


22. 下列哪些选项是FPGA设计中必须的设计约束?

a、管脚约束 b、跨时钟域约束

c、时钟周期约束 d、片上RAM位置约束

【解答视频序号:09250002】


23. 判断:FPGA中,需要一个1MByte的存储空间,用片上RAM实现即可。

【解答视频序号:09250002】


24. 判断:Latch 和Register 的结构是不同的,Latch 是电位控制器件,Register是时序控制器件。

【解答视频序号:09250002】


25. 判断:FPGA设计中,访问FLASH的速度比DDR快。

【解答视频序号:09250002】


26. 阐述以下数字电路中时钟属性:(1) Jitter :时钟抖动 (2) clock_skew :时钟偏移。

问题:这两个不同吗?

【解答视频序号:09250002】


27. 分析时序报告


【解答视频序号:】未完待续。。。







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